Teknologi Pembungkusan Tahap Panel TSMC Maju;Talian Perintis CoPoS Dijangka Siap Pada Jun

Menurut *The Business Times*, barisan pengeluaran perintis CoPoS (Chip-on-Panel-on-Substrate) TSMC mula menghantar peralatan kepada pasukan R&Dnya pada bulan Februari, dengan keseluruhan barisan itu dijangka beroperasi sepenuhnya menjelang Jun.

The Business Times menyatakan bahawa peningkatan teknologi CoPoS menyerlahkan peralihan industri ke arah panelisasi, melihatnya sebagai penyelesaian utama kepada kesesakan pembungkusan lanjutan: memandangkan dimensi photoresist cip AI terus meningkat—contohnya, GPU Rubin NVIDIA kini 5.5 kali lebih besar daripada sebelumnya—wafer 12 inci standard kini boleh memuatkan hanya tujuh unit, dan dalam beberapa kes sahaja.Laporan itu menyatakan bahawa format panel segi empat sama boleh meningkatkan penggunaan dan daya pemprosesan dengan ketara, dengan matlamat jangka panjang untuk menggantikan interposers silikon dengan substrat kaca.

Menurut Business Times, dengan barisan pengeluaran perintis CoPoS TSMC dijangka siap pada pertengahan tahun, industri secara amnya menjangkakan bahawa pengeluaran besar-besaran akan bermula secara beransur-ansur antara 2028 dan 2029. Walau bagaimanapun, sumber rantaian bekalan yang disebut dalam laporan itu juga memberi amaran bahawa apabila saiz substrat meningkat, isu warpage semakin meningkat, menjadi salah satu halangan terbesar kepada pengeluaran berskala besar.

Sementara itu, Agensi Berita Pusat menyatakan bahawa TSMC mungkin menubuhkan barisan perintis CoPoS pertamanya di Chiayi dan merancang untuk menjalankan pengeluaran besar-besaran di tapak itu, dengan jangkaan untuk menyepadukan lagi keupayaan CoPoS, SoIC (System-on-Chip), dan WMCM (Wafer-Level Multi-Chip Module).

CNA melaporkan bahawa TSMC juga merancang untuk menukar fabrik wafer 8-inci sedia ada di Taiwan kepada kemudahan pembungkusan termaju, manakala fabrik belakang semasa akan menyokong pengeluaran proses 2nm yang canggih.